Rozhranie komunikačného procesora a mikropočítačového systému

Číslo patentu: 255352

Dátum: 15.03.1988

Autori: Plichta Ivan, Potočko Ivan, Vala Zdenek

Stiahnuť PDF súbor.

Text

Pozerať všetko

Vynález sa týka rozhrania pre integrovaný obvod 280/810, ktorý pripojuje komunikačný procesor Zilog ZBU/SIO a jeho ekvivalenty k mikropočítačovému systému zostavenému napríklad zo súboru obvodov Intel.Doteraz známe riešenia využívajú zapojenia zostavené z integrovaných obvodov jedného mikroprocesorového súboru a komunikačné procedúry sa realizujú pripojením špecializovaného komunikačného procesora za predpokladu, že v mikroprocesorovom súbore je takýto procesor. Ak v mikroprocesorovom súbore nie je takýto procesor,potom môže byť realizovaný z integrovaných obvodov malej integrácie, za cenu velkej zložitosti riešenia. Rozhranie komunikačného procesora ZBO/SIO umožňuje vytvorit riadiacu jednotku komunikačných procedúr aj s inými mikrcprocesorovými sú bormi ako so súborom Zilog.Hore uvedený nedostatok odstraňuje rozhranie komunikačného procesora ZBO/SIO ďalej rozhranie pre ZBD/SIO podľa vynálezu, ktorého podstata je v tom, že výstupy bloku priameho prístupu do pamäti sú pripojené do bloku voľby kanálov a do bloku potvrdenia priameho pristupu do pamäti,vstup bloku potvrdenia priameho pristupu do pamäti, vstup bloku potvrdenia priameho pristupu do pamäti je pripojený spolu s prvým výstupom výberu na vstup bloku výberu prvku a s prvým adresovým výstupom do bloku výberu registrov, výstup bloku výberu registrov je pripojený do komunikačného procesora na vstup výberu registrov, spolu so vstupmi bloku priameho pristupu do pamäti je druhý adresový vstup pripojený do bloku voľby kanálov, výstup bloku volby kanálov je pripojený do komunikačného procesora na vstup volby kanálov, druhý výstup výberu a hodinový výstup sú pripojené do bloku obsluhy prerušenia,jeho prvý výstup je pripojený do komunikačného procesora na vstup synchronizácia výberu operačného kódu, druhý výstup bloku obsluhy prerušenia je pripojený spolu s výstupom bloku výberu prvku do bloku žiadosti o I/O operáciu, výstup bloku žiadosti o l/O operáciu je pripojený do komunikačného procesora na vstup synchronizácia l/O operácie, tretí výstup bloku obsluhy prerušenia výstup synchronizácia činnosti je pripojený do mikroprocesorového systému,vstupy žiadosti o pridelenie priameho prístupu do pamäte sú pripojené do bloku žiadosti o priamy prístup do pamäte, výstupy ktorého sú pripojené do bloku priameho pristupu do pamäte.Výhodou takéhoto zapojenia je využitie univerzálneho komunikačného procesora mikroprocesorového súboru Zilog Z 80/SIO v riadiacich jednotkách komunikačných procedúr realizovaných z prvkov iných mikroprocesorových súborov, napriklad Intel.Na obr. 1 je bloková schéma univerzalnej riadiacej jednotky komunikačných procedúr, v- ana obr. Z je bloková schéma s uvedením vstupov a výstupov rozhrania pre ZSU/SID a na obr. 3 je nakreslené rozhranie pre 280/Výstupy DACKI a DACKZ bloku 2 priameho pristupu do pamäte sú pripojené do bloku B potvrdenia priameho prístupu do pamäte a do bloku 9 volby kanálov. Výstup bloku li potvrdenia priameho pristupu do pamate je pripojený spolu s prvým vstupom CS 1 výberu na vstupy bloku 7 výberu prvku a s prvým adresovým vstupom ADRI do vstupov bloku 8 výberu registrov. BlokB výberu registrov má výstup C/.Dg výberuregistrov. Spolu so vstupmi DACKI a DACKZ bloku 2 priameho pristupu do pamäte je do bloku 9 volby kanálov pripojený druhý adresový vstup ADRZ. Blok 9 volby kanálovvstup CLK a druhý vstup CS 2 výberu sú pri- .pojené do bloku 10 obsluhy prerušenia, zktorého vystupuje výstup M 1 synchronizácti výberu operačnéąhg kódu, druhý výstuploRüĺ a výstujLlŕ/týílłx synchronizácia činnosti. Výstup ÍDRQI je pripojený spolu s výstupom čí výberu prvku do bloku 11 žiadosti o I/Opperáciu, výstup ktorého je výstup ORQ synchronizácia 1/0 operacie. Vstupmi bloku 12 žiadosti onpriawnlyąjľistupdo pamäte sú vstupy WRDYB a WRDYA žiadosti o pridelenie priameho prísttipu do pamäte a výstupmi sú DRQI a DRQZ. .Univerzálna riadiaca jednotka komunikačných procedúr má jednotlivé bloky systému prepojené zbernicou 5 systému a umožňuje činnost v troch režimoch.V režime programovania mikropočítačový systém 1 vysielaním postupnosti stavových slov a riadiacich signálov cez zbernicu 5 systému a rozhranie 8 pre ZBO/SIO programuje blok 2 priameho prístupu do pamate a komunikačný procesor 4. Tento režim umožňuje aj riadenie komunikačného procesora 4 bez priameho prístupu do pamäte.V režime priameho pristupu do pamäte komunikačný procesor 4 prijima alebo vysiela dáta do dátového smeru. Dáta sú prenášané po zbernici 5 systému do pamäte alebo z pamäte mikropočítačového systému 1. cinnost priameho pristupu do pamäte riadi blok 2 priameho pristupu do pamäte a riadiace signály sú časovo prispôsobené rozhraním 3 pre Z 80/SIO v súlade s potrebami komunikačného procesora 4.V režime prerušenia, mikropočítačový systém 1 analyzuje stavové slovo bloku 2 priameho prístupu do pamäte a komunikačného procesora 4. Stavové slová sú čítané po zbernici 5 systému tak, že z bloku 2 priameho pristupu do pamäte sú čítané napríklad I/O inštrukciou. Na prečitanie stavového slova komunikačného procesora 4 rozhranie 3 pre ZBO/SIO vytvorí na povel mikropočítačového systému 1 postupnosťsignálov V súlade s potrebami obsluhy pro rušenia u obvodov Zilog.Činnosť rozhrania v režime programovania je nasledujúca. Mikropočitačový system 1 generuje prvý výstup CS 1 výberu, prvý a druhý adresový vstup ADRl a ADR 2. Prvý výstup CS 1 výberu je privedený do bloku 7 výberu prvku a úroveň .log D prvého výstupu CS 1 výberu. zapričini na výstupe bloku 7 výberu prvku úroveň log O výstupu CE výberu prvku. Výstup CE výberu. prvku je privedený do komunikačného procesora 4 a súčasne je privedený do bloku 11 žiadosti o l/O operáciu, čim sa na jeho výstupe IORD žiadosti o I/O operáciu vytvorí log O. Úroveñ log O výstupu CE výberu prvku a výstupu IDRO žiadosti o 1/0 operáciu je zakladnou podmienkou činnosti komunikačného procesora 4. Prvý adresový výstup ADRl je privedený do bloku 8 výberu registrov. Úroveň log 1 prvého adresového výstupu ADRl umožňuje výber riadiaceho registra a úroveň log 0 výber dátového registra komunikačného procesora 4. Druhý adresový výstup ADR 2 je privedený do bloku 9 voľby kanálov. Úroveň log 1 druhého adresového výstupu ADR 2 umožňuje výber kanála B a úroveň log O výber kanála A komunikačného procesora 4. Ostatné vstupy a výstupy na obr. 3 neovplyvňujú v režime programovania činnosť rozhrania pre ZSO/SIO.V režime priameho pristupu do pamäte vstupy WRDYA a WRDYB žiadosti o pridelenie priameho prístupu do pamäte sú privedené do bloku 12 ziadosti o priamy prístup do pamäte, úrovňou log 0 zapríčinia vytvorenie výstupov DRQI alebo DRIJZ s úrovňou log 1. Výstupy DRQI a DR 02 sú privedené do bloku 2 priameho pristupu do pamäte. Tento potvrdzuje pridelenie cyklu priameho pristupu do pamäte úrovňou log O výstupov DACKI alebo DACK 2 bloku 2 priameho prístupu do pamäte. Výstupy DACK 1 a DACK 2 bloku 2 priameho prístupu do pamäte sú privedené do bloku 6 potvrdenia žiadosti o priamy pristup do pamäte. výstup ktorého je privedený do bloku 7 výberu prvku a bloku 8 výberu registrov. Výstup bloku 7 výberu prvku je výstup CE výberu prvku. Tento je privedený do komunikačného procesora 4 a bloku 11 žiadosti o 1/0 operáciu spolu s druhým výstupomIORQI. bloku 10 obsluhy prerušenia, výstup IDRO bloku 11 žiadosti o I/.O operaciu je privedený do komunikačného procesora 4. Výstup bloku 6 potvrdenia žiadosti o pria~ my prístup do jaamäte vystupuje s úrovňou log 0 a blok 8 výberu registrov vyberie dá tový register. Výstupy DACK 1 a ÍJACKZ bloku 2 priameho prístupu do pamäte sú tiež privedené na vstupy bloku 9 volby kanálov.Úroveň log O výstupov DACKI alebo DACKZ bloku 2 priameho prístupu do pamäte zapríčiní voľbu kanála A alebo B komunikačného procesora 4. V režime priameho pristupu do pamäte ostatné vstupy a výstupy neovplyvňujú činnost rozhrania.V režime prerušenia mikropočitačový systém 1 vystaví úroveň log O na druhom výstupe CS 2 výberu. Druhý výstup CS 2 výberu je privedený do bloku 10 obsluhy prerušenia. Súčasne je do bloku 8 výberu registrov privedený prvý adresový výstup ADRl úrovne log 1 a tento vytvára na vstupe C/D výberu registrov úroveň log 1 pre výber riadiaceho registra. Druhý adresový výstup ADR 2 musi mat úroveň log 0. čím blok 9 voľby kanálov vyberie kanál A. Do bloku 1 D obsluhy prerušenia je privedený hodinový vstup CLK mikropočitačovêho systému 1. Úroveň log O druheho vstupu CS 2 výberu zapríčini, že blok ll obsluhy prerušenia vytvorí postupnosť vstupu M 1 výberu operač ného kódu, druhého výstupu IDRQI bloku 10 obsluhy prerušenia a výstupu WAX synchronizácie činnosti. Druhý výstup IORQI bloku ll obsluhy prerušenia je privedený do bloku 11 žiadosti o I/O operáciu a ma za následok generovanie úrovne log 0 výstu pu IDRO žiadosti o l/O operáciu. Postupnosĺ vstupu C/Dwýberu registšrov, vstupu B/A výberu kanálov, vstupuľ výberu operačného kódu a výstupu IDRU žiadosti o I/O operáciu umožňuje mikropočitačovemu systému 1 prečítať Vektor prerušenia z komu nikačného procesora 4. Výstup WAX synchronizácia činnosti je privedený do mikropočítačového systému 1 a zabezpečuje jeho synchronizáciu s komunikačným procesorom 4.Obr. 1 ukazuje blokové prepojenie mikropočítačového systému 1, bloku 2 priameho prístupu do pamäte, rozhrania 3 pre Z 80/SIO komunikačného procesora 4 zbernicou 5 systému. Na obr. 2 je znázornená prepojenie mikropočítačového systému 1 spolu s blokom 2 priameho pristupu do pamäte a komunikačného procesora 4 vstupmi rozhrania 3 pre Z 80/SIO. Z obr. 2 vyplýva rozloženie vstupov a ich orientácia.Popisané rozhranie pre Z 80/SIO pre pripojenie k mikropočitačovému systému napr. intel 8080 umožňuje vytvorenie riadiacej jednotky komunikačných procedúr v plneduplexnom aj poloduplexnom režime prenosu dát a rozšírenie na dva dátové smery.Rozhranie pre pripojenie komunikačného procesora k mikropočítačovému systémuvyřnejujyüce sa tým, že výstupy DACKII a(DACKZ) bloku 2 priameho prístupu do pamäte sú pripojené do bloku (6) potvrdenia priameho prístupu do Jama-te a do bloku (9) voľby kanálov, výstup bloku 6 potvrdenia priameho pristupu do pamêłteje pripojený spolu s prvým výstupom CS 1 výberu na vstupy bloku 7 výberu prvku a s prvým adresovým výstupom ADRI do vstupov bloku 8 výberu registrov, blok B výberu registrov má vstup (§ 03). riľegistrov, spolu s výstupmi DACKU a DACKZ bloku 2 priameho pristupu do pamäte je do bloku 9 voľby kanálov pripojený druhý adresový výstup (ADRZ), blok9 voľby kanálov má výstup (ia/Í) výberu kanálov, hodinový vstup (CLK) a druhý výstup CSZ výberu je pripojený do bloku 10 obsluhy prerušenie, z ktorého vystu~ pujü výstup Mil/výberu operačnétmiçgdn, druhý výstup IORQ 1 a výstup EWAX synchronizácia činnosti, druhý výstup IORQU bloku 10 obsluhy prerušenia ie spolu s výstupom CE bloku (7) výberu prvku pripojený do bloku 11 žiadosti o l/O operáciu, ktorý má výstup Klőllĺĺĺlkł žiadosti o I/O operáciu, vstupmi bloku (12) žiadosti o priamy pristup do pamate sú žiadosti WRĎYÄ a (WRDYB) o priamy pnstup do pamäte a výstupmi sú DRQM a DRQZL

MPK / Značky

MPK: G06F 13/00

Značky: komunikačného, procesora, systému, mikropočítačového, rozhranie

Odkaz

<a href="http://skpatents.com/7-255352-rozhranie-komunikacneho-procesora-a-mikropocitacoveho-systemu.html" rel="bookmark" title="Databáza patentov Slovenska">Rozhranie komunikačného procesora a mikropočítačového systému</a>

Podobne patenty