Zapojení pro opakování přenosu dat na vnější obousměrné asynchronní komunikační sběrnici při detekci chybné parity dat

Číslo patentu: 260884

Dátum: 12.01.1989

Autori: Nemeškal Vladimír, Petera Josef, Schiller Jiří, Ptáček Václav

Stiahnuť PDF súbor.

Text

Pozerať všetko

(54) zapojení pro opakovaní přenosu dat na vnější obousměrné asynchronní komunikační sběrnici při detekci chybné parity datvynález se týká zapojení pro ojarkování přenosu dat na vnější obousnjěrué asynchrouní koíuunikačizí sběrnici při detekcí chybne parity dat, zejména v mikropočítačovýrzh řídících systémech a programovateľných automateoh.V praxi jsou velmi rozšírený struktury mikropočítačových systémů a programovatelných automatu orientované na společnou vnější asynchroímí ohousnrčrnou komunikační sběrnici, ke které jsou paralelne připojeny procesor, pamäťové a peržferní moduly. Přenos dat po společné vnější asynchronní obousměrné komunikační sběrnící je zabezpečován kontrolou parity dat. U dosud známých nlikropočítačových řídicích systémů a programovatelných automatů s uvedenou strukturott je při detekci chybné parity dat přenášených na vnější asynchronní obousměrné komunikační sběrnici okamžitě zastaveno řízení technologického procesu, což má určitou nevýhodu, která spočívá v tom, že v případě, kdy míkropočítačový řídící systém nebo programovatelný automat pracuje v podmínkách průmyslového prostředí, dochází k výpadkům činnosti systému V důsledku poruoh v přenosu dat prechodného charakteru, způsobených průmyslovým rušením.Tuto nevýhodu odstraňuje zapojení proopakovaní přenosu dat na vnější sběrnici při detekci chybné parity dat podle vynálezu. Podstata vynálezu spočívá v tom, že vstupní svorka potvrzovacího signálu procesorového modulu je spojene s datovým vstupem posuvného registru, jehož první zpožďovací výstup je spojen s hodinovým vstupem klopnêho obvodu vyhodnocení parity, jehož výstup je připojen na první výstup zapojení a nulovaoí vstup posuvného registru, jehož hodinový vstup je přípojen na první vstup zapojení. Uvolňovací vstup posuvného registru je připojen na druhý vstup zapojení. Druhý zpožďovací výstup posuvného registru je spojen s čítacím vstupem čítače Chybných přenosu dat, jehož výstup je připojen na druhý výstup zapojení. Čtvrtý vstup zapojení je připojen na nulovací vstup čítače přenosů dat a nastavovací vstup klopného obvodu vyhodnocení parity, jehož datový vstup je spojen s třetím vstupem zapojení. Třetí zpožďovací výstup posuvného registru je spojen s blokovucĺm vstupem vysílače řídicích signálů, jehož uvolñovací vstup je připojen na šestý vstup zapojení, přičemž skupinový vstup vysílače řídících signálů je přlpojen na skupinový vstup zapojení. skupinový výstup vysílače řídicích signálů je připojen na skupinovou výstupní svorku řídících signálů procesoro 260884vého modulu. Skupinová výstupní svorka řídlcích signálů procesorového modulu je spojena s řídicími linkami vnější obousměrné asynchronní komunikační sběrnice, jejíž adresní linky jsou spojený se skupinovou vstupní svorkou adresních signálů a řídící linky se skupinovou vstupní svorkou řídících signálu pamětového, resp. periferního modulu, jehož Skupinová vstupní svorka adresních signálů je připojena na první skupinový vstup řídicích obvodů. Druhý skupinový vstup řídicích obvodů je spojen se skupinovou vstupní svorkou řídicích signálů paměťoveho, resp. períferního modulu. Skupinový výstup řídicích obvodů je připojen na skupinový výstup zapojení. Potvrzovací výstup řídicích obvodů je spojen s čítacím vstupem čítače opakování přenosü dat a vstupem vysílače signälů potvrzení, jehož v-ýstup je připojen na výstupní svorku potvrzovacího signálu paměťového resp. periferního modulu. Nulovací vstup čítače opakovaní přenosü dat je připojen na pátý vstup zapojení. Výstup čítače opakovaní přenosu dat je připojen na ĺľldĺkačnĺ prvek. Výstupní svorka potvrzovacího signálu pamětového resp. periferního modulu je spojena s potvrzovací linkou vnější obousměrné asynchronní komunikační sběrnlce, jejíž potvrzovací linka je spojena se vstupní svorkou potvrzovacího signálu procesorového modulu, jehož Skupinová výstupní svorka adresních signálů je spojena s adresnimi linkami vnější obousměrné asynchronní komunikační sběrnice.Takovéto zapojení pro opakovaní přenosu dat na vnější obousměrne osynchronni komtinilšační shěrnici při detekci chybné pari» ty dat dovoluje při jednoduchém a levném technickém vybavení výrazně zvýšit odolnost mikropočítaąčových řídicích systémů a progjramovateh 1 ých automatů proti vlívům jnrílínyslového rušení a dále zvyšuje jejich provozní spolehlivost. Výhodou zapojení je dále indikace chybné parity dat prostřednictvím indikačního prvku na paměťovém resp. periterním modulu, ktorý je aktivováu v případě, kdy v žádaném počtu opakovaní přenosu dat mezi procesorovým a adresovaným pamětovým resp. periterním modulem nebyl Lískntočněn přenos dat so správnou paritou.Příklad ispořádání podle vynálezu je znázorněn v blokovém schématu na přiloženém výkresu.zapojení pro opakovaní přenosu dat na vnější asynchronní komunikační sběrnici při detekci chybné parity dat je provedeno takto. Vstupní svorka potvrzovacího signálu 21 procesorového modulu 2 je spojena s datovým vstupem 41 posuvného registru 4,jehož první zpožďovací výstup 45 je spojen s hodinovým vstupem 51 klopného obvodu vyhodnocení parity 5, jehož výstup 54 je připojen na první výstup zapojení 540 a nulovací vstup 43 posuvného registru 4, jehož hodinový vstup je přlpojen na první vstupzapojení 420. Uvolňovecí vstup 44 posuvného registru 4 je připojen na druhý vstup zapojení 440. Druhý zpoždovací výstup 40 jposuvného registru 4 je spojen s čítaním vstupem 71 čítače chybných přenosů dat 7,jehož výstup 73 je připojen na druhý výstup zapojení 730. čtvrtý vstup zapojení 530 je připojen na nulovací vstup 72 čítače přenosů dat 7 a nastavovací vstup 53 klopného obvodu vyhodnocení parity 5, jehož datový vstup 52 je spojen s třetím vstupem zapojení 520. Třetí zpoždovací výstup 47 posuvného registru 4 je spojen s blokovacím vstupem 62 vysilače řídicích signálu B, jehož uvolñovací vstup E 4 je připojen na šestý vstup zapojení 640, přičemž skupinový vstup 61 vysílače řídicích signálů 6 je připojen na skupinový vstup zapojení 010. Skupinový výstup 03 výsílače řídicích signálü 8 je připojen na skupinovou výstupní svorku řídicích signálů 22 procesorového modulu 2. Skupinová výstupní svorka řídicích signálů 22 procesorového modulu 2 je spojena s řídicími linkami 12 vnější obousměrné asynchronní komunikační sběrnice 1, jejíž adresní linky 13 jsou spojený se skupinovou vstupní svorkou adresních signálů 33 a řídící linky 12 se skupinovou vstupní svorkou řídicích signálů 32 pamětového, resp. periferního modulu 3, jehož Skupinová vstupní svorka adresních signálu. 33 je připojena na první skupinový vstup 91 řídicích obvodů 9. Druhý skupinový vstup 92 řídlcích obvodů 9 je, spojen se skupinovou vstupní svorkou řídicích slgnálů 32 pamětového, resp. pariľerního modulu 3. skupinový výstup .14 řídících obvodů l je připojen na skupinový výstup zapojení § 40. Potvrzovací výstup 33 řídicích obvodů. 9 je spojen s čítacím vstupem 82 čítače opakovaní přenosu dat B a vstupem 101 vysílače signálu potvrzení 10,jehož výstup 102 je připojen na výstupní svorku potvrzovacího signálu 31 pai-nětového resp. periierního modulu 3. Nulovací vstup H 1 čítače opakovaní jnřenosů dat 8 je připojen na pátý vstup zapojení 010. Výstup 83 čítače opakovaní přenosů dat 0 je připojen na indikační prvek 14. Výstupní svorka potvrzovacího signálu 31 pamětového resp. periferního modulu 3 je spojena s potvrzovací linkou 11 vnější obousměrné asyuchronní komunikační sběrnice 1, jejíž potvrzovací linka 11 je spojena se vstupní svorkou potvrzovacího signálu 21 procesorového modulu 2, jehož Skupinová výstupní svorka adresních signálů 23 je spojena s adresními linkami 13 vnější obousměrné asynchronní komunikační sběrnice 1. Zapojení pro opakovaní přenosu dat na vnější obousměrné asynchrouní komunikační sběrnici při detekci chybné parity dat pracuje takto. Při požadavku procesorového modulu 2 na komunikaci s pamětovým resp. periferním modulem 3 připojeným k vnější asynchronní obousníěrné komunikační sběrnici 1 jsou procesorom v. procesorovém mo 260884dulu 2 vysílány na skupinové výstupní svoroe 23 adresní signály kterými. je adresovana buňka dat v pamětovém, resp. periferíiím modulu 3. Dále je procesoremna druhý vstup zapojení 440 vydána aktivní úroveň signálu požadavku operace na vnější sběrnici a na skupinovém vstupu zapojení 610 je generován aktivní řídící signál čtení resp. zápisu dat. Vysílačem řidicích siguálů 6,který je uvolněn neaktivní úrovní sigąiíálů na blokovaycim vstupu 62 a aktivní íirovní signálu požadavku na připojení procesorového modulu k vnější sběrnici na uvolňovací vstup 64, je signál čtení resp. zápisu dat vysílán na skupinovou výstupní svorku ridcích signálů 22 procesorověho modulu Na základě stavu adresových signálu na prv-ním skupinovém vstupu R a aktivní nrovně řídicíiío signálu čtení resp. zápisu dat na druhém skupinovém vstupu 92 řidicího obvodu 8 je na jeho skupinovém výstupu 94 generován signál výběru adresované bunky dat a řídící signál čtení resp. zápisu(iat z resp. do adresované buňkv. Potvrzovacim výstupem 93 řídícíhc) obvodu 9 je s časovým zpožděním nezbytným pro vybavení datových signálu v pamětoveín resp. periferním modulu Il generována aktivní úroveň potvrzovaciho signálu. Potvrzovací signál je veden na čítací vstup 82 čítače opakovaní přenosů dat B a dále na vstup 1111 vysílače signálu potvrzení it), z jehož výstupu 102 je potvrzovací linkou 11 vnější sběrnice 1 přiveden na datový vstup 41 posuvného registru 4. Činnost posuvného registru 4 je řízena taktovacím signálom přivedeiíým z prvního vstupu zapojení 420 na hodinový vstup 42, přičemž činnost posuvného registru 4 je uvolněna přitomnosti airtivxií urovně signálu požadavku operace na vnější sběrnici na vstupu 4.4 i. V posuvného registru 4 je taktovacím signálom Vytvořeno časové zpoždění průchodu potvrzovacílío signálu do prvního zpoždovacího výstupu 45 popripadě pak dále do druhého zpožćťovacího výstupu 45 a do třetího zpoždovacího výstupu 47. S příchodem aktivní úrovně signálu na hodinový vstup 51 klopněiío obvodu vyboduocení parity 5 je vzorkován signál z obvodů kontroly parity dat na vnější sběrnici příváděný z třetího vstupu zapojení 520 na datový vstup 52 klopného obvodu vyhodnocení parity 5. V případě chybné parity dat na vnější sběrnici je signálom z výstupu 54 vydaným na první výstupní svorku zapojení 549 udržován procesor v procesorovém modulu 2 ve stavu čekání. Přechodem signálu druhého zpožďovacího výstupu 45 do aktivní úrovně je inkrementován obsah čítače opakovaní chybných přenosů dat 7 a s příchodem aktivní úrovně signálu z třetího zpoždovacího výstupu 47 na blokovací vstup 2 vysílače řídicího signálu 6 je ukončeno generování aktivní úrovně řídícího signálu čtení resp. zápisu dat na skupinové výstupní svorce 22. Tím je ukončeno i generování aktivní úrovně potvrzovacihosignálu na VýStUpLL 93 řídicích obvodůsłl v pamětovém resp periterním modulu 3. Přechodem potvrzovacího signálu do neaktívnihostavuĺiía, čítacím vstupu 82 je inkrementowvámgbsah čítače opakovaní přenosů dat B. V ,důsledku chybné parity dat na vnější sběrnici je kontrolnímí obvody parity dat umístěnými na pamětovém, resp. periíerním modulu 3 obvody nezakresleny) vysílána na pátý vstup zapojení 810 neaktivní úroveň signálu a čítač opakovaní přenosů dat 8 není nulován. Při přechodu potvrzovacího signálu do neaktivního stavu na vstupu 41 posuvného registru 4 jsou taktovacím signálem na vstupu 42 s časovým zpožděním postupně uvedeny do neaktivního stavu i signály na prvním 45, druhém 46 a třetím 47 zpoždovacím výstupu posuvného registru 4. Neaktivním stavom signálu na blokovacím vstupu 62 je opět uvolněno generováni aktivní úrovně řídícího signálu čtení resp. zápisu dat na skupinové výstupní svorce 22 procesorového modulu 2 a operace čtení resp. zápisu dat na vnější sběrnici 1 je opakována. estliže při každém opakovaní operace čtení resp. zápisu na vnější sběrnici 1 je na výstupu 54 klopného obvodu vyhodnocení parity 5 vyhodnocována chybné parita dat, pak přes první výstup zapojení 54 d je udržován procesor v proçesorovém modulu 2 ve stavu čekání a čítač chybných přexiosů dat 7 je při každém opakovaní ojiergzrze čtení resp. zápisu inkrementován. jakmile obsah čítače 7 dosáhne žádané hodnoty počtu opakovaní operace čtení, resp. zápisu, je z jeho výstupu 73 vyslána aktivní úroveň signálu na druhý v-ýstup zapojení 730, která vyvolá požadavek na prerušení a uvolnění procesoru ze stavu čekáni. Procesor ukončí generování adresních signálů na skupinové výstupní svorce 23, dále ukončí generování aktivních úrovní signalů na druhém vstupu zapojení 440 a šestém vstupu zapojení 641 a uvede do neaktivního stavu řídící signály čtení resp. zápisu na skupinovém vstupu zapojení 610. Na čtvrtý vstup zapojení 530 je procesorom vydána aktivní úroveň signálu uvolnění stavu čekáni, ktera nastavuje klopný obvod vyhodnocení parity 5 a čítač chybných přenosu dat 7 do výchozího stavu. Informace o počtu opakovaní operace čtení, resp. zápisu dat v případě chybné parity dat na vnější sběrnici 1 je zapamatována v čítači opakovaní přenosů dat 8 pamětového, resp. períferního modulu 3. Signálem z výstupu 83 čítače opakovaní přenosů dat 8 je aktívován indikační prvek 14, který signalizuje pamětový resp. periferní modul, s nímž byla při komunikací detekována chyba parity dat na vnější sběrnici 1. Pro správnou funkcí zapojení je HBZĎYÍIIČ, aby přednastavené hodnoty čitače opakovaní přenosů dat 8 a čítače opakovaní chybných přenosů dat 7 byly shodné. V případě, že při operací čtení resp. zápisu dat na vnější sběrnici 1 je na výstu 260884pu 54 vyhodnocena správna. parita dat, je přes nulovací vstup 43 vynulováíi posuvný registr 4 a současně je aktívni úrovní signálu na prvním výstupu zapojení 540 uvolněn procesor ze stavu čekání, což je potvrzeno vydaním aktivní úrovně signálu uvolnění stavu čekání na čivrtem vstupu zapojení 530 a tím je nestaven klopný obvod vyhodnocením parity 5 i čítač chybných přenosů dat 7 do výchozílío etzsvíí. Procesor následně ukončí operací čtení, resp. zápisu dat na vnější sběrnicí. V důsledkusprávné parity dat na vnější sběrnici je kontrolními obvody parity dat umístěnými na pamětovém, resp. periíerním modulu 3 vysílána na pátý vstup zapojení 810 aktivní úroveň signálu, která přes nulovací vstup 81 nuluje obsah čítače opakovaní přenosü dat B.Předmětu vynálezu se využije při realizaci míkropočítačovýclí řídicích systémů a programovatelných automatu určených pro provoz v podmínkách zvýšené úrovně průmyslového rušení.zapojení pro opaíkovaĺní přenosu dat na vnější ODOUSIDČ-lľllé člsyllľłhľollnĺ koruunikační sběrnici při detekci chybné parity dat,vyznačující se tím, že vstupní svorka potvrzovacího signálu 21 procesorového modulu 2 je spojene s datovým vstupem 41 posuvného registru 4, jehož první zpožďovací výstup 45 je spojen s líodinovýín vstupem 51 klopnelío obvodu. vyhodnocení parity 5, jehož výstup 54 je juřipojen na první výstup zapojení 540 a na nulovací vstup 43 posuvného registru 4,jehož hodinový vstup 42 je připojen na první vstup zapojení 420, přičemž uvolňovncí vstup 44 posuvného registru 4 je připojen na druhý vstup zapojení 410,zatímco druhý zpoždovací výstup 46 posuvného reristru 4 je spojen s čítacím vstupem 71 čítače chybnýoh přenosu dat 7, jehož výstup 73 je přlpojen na druhý výstup zapojení 730, zatímco čtvrtý vstup zapojení 530 je připojen na nulovaCí vstup 72 čítače chybných přenosů dnt 7 a na nastavovací vstup 53 kloptíého obvodu vyhodnocení parity 5, jehož de.tový vstup 52 je spojen s třetím vstupem zapojení 520, přičemž třetí zpoždovací výstup 47 posuvneho registru 4 je spo. jens blokovacím vstupem 62 vysílače ří dicIch signálu 6, jehož mrolňovací vstup 64 je připojen na šestý vstup zapojení 840, přičemž skupinový vstup 61 vysílače řídících signálů 6 je připojen na skupinový vstup zapojení 010, zatímco skupinový výstup 63 vysílače řídicích signálů 6 je připojen na skupinovou výstupní svorku řídicích signálu 22 jirocesorového modulu 2, přičemž Skupinová výstupní svorka řídicích sígnálů 22 procesoro 1 list výkresůvého modulu 2 je spojene s řídícími linkami 12 vnější obousměrné asynchronní komunikační sběrnice 1, jejíž adresní linky 13 jsou spojený se skupinovou vstupní svorkou adresních signálů 33 a řídící linky 12 se skupinovou vstupní svorkou řídicích signálů 32 paměťového resp. periterního modulu 3, jehož Skupinová vstupní svorka adresních signálu 33 je připojena na první skupinový vstup 91 řídicích obvodů 9, jejichž druhý skupinový vstup 92 je spojen se skupinovou vstupní svorkou řídicích signálů 32 pamäťového, resp. periferního modulu 3, přičemž skupinový výstup 94 řídicích obvodů 9 je připojen na skupinový výstup zapojení 940, zatímco potvrzovací výstup 93 řídicích obvodü 9 je spojen s čítacím vstupem 82 čítače opakovaní přenosů dat 8 o vstupom 101 vysílače signálu potvrzení 10, jehož výstup 102 je připojen na výstupní svorku potvrzovacího signálu 31 pametového resp. periferního modulu 3,přičemž uulovací vstup 81 čítače opakovaní přenost dat B je přlpojen na pátý vstup zapojení 810, zatímco výstup 83 čítače opakovaní přonosů citat 8 je přípojen na indikační prvek 14, přičemž výstupní svorka potvrzovacího signálu 31 pamětověho resp. periteríiího modulu 3 je spojena s potvrzovací linkou. 11 vnější obousmerné asynchronní komunikační sběrnice 1, jejíž potvrzovací linka 11 je spojene se vstupní svorkou potvrzovacího signálu 21 procesorového modulu 2, jehož skupinovú výstupní svorka adresních signálu,23 je spojene s adresnímí linkami 13 vnčéjší obousměrné asynchronní komunikační sběrnice 1.

MPK / Značky

MPK: G06F 13/00, G06F 11/10, G06F 13/36

Značky: chybné, opakování, přenosu, obousměrné, zapojení, asynchronní, sběrnicí, parity, vnější, detekci, komunikační

Odkaz

<a href="http://skpatents.com/5-260884-zapojeni-pro-opakovani-prenosu-dat-na-vnejsi-obousmerne-asynchronni-komunikacni-sbernici-pri-detekci-chybne-parity-dat.html" rel="bookmark" title="Databáza patentov Slovenska">Zapojení pro opakování přenosu dat na vnější obousměrné asynchronní komunikační sběrnici při detekci chybné parity dat</a>

Podobne patenty